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최근 반도체 관련 프로젝트를 준비하면서 FinFET, GAA관련 논문을 여러개 접했는데요
이 내용들을 깔끔하게 정리하고자 글을 쓰게 되었어요
흐름에 따라서 가볍게 읽어주시면 될 것 같아요
반도체 집적화가 진행되면서 미세화의 중요성이 부각되었고 트랜지스터는 이에 맞춰 스케일링을 통한 새로운 기술 노드의 성능지표인 PPAC 방향으로 발전해요
PPAC = high performance, low power, small area, low cost
시작은 기존의 planar-MOSFET 이에요
우리가 흔히 MOSFET이 무엇이냐고 하면 떠올리는 바로 그 구조입니다
하나의 게이트 채널로 이루어져있죠
하지만 트랜지스터 크기가 점점 작아지면서 source와 drain사이의 거리, 즉 채널의 길이가 짧아지게 되어 Short Channel Effect가 발생하게 돼요
Short Channel Effect 로 인해 다음과 같은 문제점들이 주로 발생합니다
또는 소스와 드레인 아래의 기판에서 전류가 흐르게 된다는 문제점이 생겨요
1) DIBL = gate induced drain leakage
2) punch through
이를 해결하기 위해 Silicon on Insulator (SOI)를 도입해요
소스와 드레인 아래의 기판을 아예 없애버린거죠
그러면 buried oxide layer 생성이 되면서 아래로 흐르는 전류가 차단됩니다
그치만 이 또한 문제점이 있어요
sio2위에 실리콘 단결정을 성장시키는건 거의 불가능해요
그래서 wafer bonding을 이용합니다
웨이퍼 하나는 산화를 시키고 접합할 부분에 H+ implantation을 해줍니다
또 다른 웨이퍼는 sio2를 성장시킨 상황이에요 그러면 이 둘을 붙인 뒤에 떼어내면 si wafer와 sio2위에 약간의 si가 있는 SOI wafer 구현이 가능해요
그치만 이건 가격문제가 있죠 상대적으로 공정을 많이 거치면서 비용이 증가해서 유의미하게 쓰이지 못해요
그렇다면 게이트를 channel의 양면에 위치하게 즉 double gate를 형성한다면 어떨까요?
SCE를 유의미하게 해결가능하지 않나?
이 아이디어를 활용해서 22nm 노드 이후에는 FinFET이 도입돼요
Fin = 상어 지느러미 이를 본뜬 채널을 3차원구조로 게이트가 channel을 양면으로 둘러싸게 하면서 on/off 스위칭 특성을 개선하고 위의 문제인 SCE를 해결해요
dual gate의 개념을 3차원 구조로 도입한게 바로 핀펫이랍니다
https://youtu.be/_9pXQpkrb7E?si=bQ964wjN3CNe-KwD
(제가 반도체 공정 과목을 수강할때 finfET 공정에 대해서 배울때 참고했던 영상이에요
이걸 보면 finFET 공정 프로세스를 이해하는데에 도움이 될겁니다!)
그치만 3nm이하에서는 채널이 원자 크기 수준으로 감소하면서 물리적 한계가 발생해요
그래서 나온 방안 !!
채널의 모든 면을 게이트가 둘러싸게 하자!
그게 바로 그 유명한 gate-all-around FET = GAAFET 이에요
처음에는 nanowire를 활용하는데요
이는 wire니까 원기둥 형태로 양끝이 소스, 드레인 그리고 게이트가 가운데에 둘러싸고 있는 형태에요
그러면 channel의 모든 면을 게이트가 둘러쌀 수 있겠죠?
https://youtu.be/VHyheS4stok?si=1GuWXh34YGVRMuGF
(GAA 공정 프로세스 이해에는 이 영상을 활용했어요)
그치만 실리콘의 특성상 둥글게 만들기도 어렵고 만들었다 하더라도 결정방향에 따라 oxide가 산화되는 속도가 다르기 때문에 대체 방안이 필요했어요
또한 GAA에는 Floating Body Effect 라는 문제점이 존재해요
드레인 전압이 충분히 클 때, 채널 내의 전자는 드레인 근처의 강한 전기장에서 충분한 에너지를 얻어 충격 이온화를 통해 전자-정공 쌍 (EHP)를 형성해요
이때 생성된 전자는 드레인으로 빠르게 이동가능하지만 정공은 가장 낮은 전위를 가지는 p형 floating body로 축적이 되는데요 이때 소스 방향으로 이동한 정공들이 소스/바디 다이오드를 순방향 바이어스 상태로 만들면서 전류가 발생해요
이렇게 트랜지스터 내부의 body 전하가 제거되지 않고 축적되면서 기생 BJT 동작을 유발하게 되는걸 말합니다
그래서 이러한 문제점들을 해결하기 위해 나온게 nanosheet 에요
이 나노시트를 점점 작게 만들면 나노와이어에 근접하겠다는 이론을 근거로 적용합니다
이걸 활용한게 바로 삼성의 MBCFET (Multi Bridge Channel FET)이에요
GAA을 개선한거죠
다리형태로 연결하고 다중 채널 구조를 가지고 있기에 채널면적이 향상되었어요
즉 floating body effect를 개선하고 더 높은 드레인 전류를 가질 수 있게 되었네요
그러나 고성능을 유지하면서 더 작은 footprint 요구를 충족시키기 위해 더 유력한 기술들이 요구되었는데요
nMOS와 pMOS를 수직으로 적층해 기존의 GAA-FET 대비 성능을 향상시키고자 했어요
그게 바로 CFET = complemantary FET 입니다
이는 2nm이상의 공정에서 요구된답니다 기존의 CMOS를 위로 접어 올렸다고 생각하면 이해가 쉽겠죠?
현재 이 CFET기술은 많은 파운드리 업체에서 구현하고자 연구가 진행중이에요
아직 명확하게 나와있는건 없으니 추후 어떤기업이 어떤 소자를 들고올지 기대가 되네요
담번 반도체 시장 카테고리에서는 삼성전자, SK하이닉스, TSMC, AMD 등 다양한 기업들이 어떤 소자를 내놓았는지 최신 기술들을 공부해서 돌아올게요
(추가 참고문헌)
S. H. Kim, S. H. Lee, W. J. Lee, J. W. Park, and D. W. Suh, “Complementary FET로 열어가는 반도체 미래 기술,” 전자통신동향분석, vol. 38, no. 6, pp. 53-61, Dec. 2023. DOI: https://doi.org/10.22648/ETRI.2023.J.380606
